Stagiaire Microélectronique VHDL (H/F)

Lyon, FranceStage  (6 mois)

À propos de  VIAPIX Systems

VIAPIX Systems, filiale du groupe Genaris, est une startup spécialisée dans les systèmes d'auscultation des infrastructures routières et ferroviaires par Intelligence Artificielle.

Nous développons des solutions innovantes, à haute valeur technologique, en acquisition et traitement d'images, analyse et inventaire automatique des infrastructures grâce à l'intelligence artificielle. Nos solutions détectent, identifient et géolocalisent les objets et dégradations et aident nos clients dans la prise de décisions pour optimiser leur patrimoine routier, ferroviaire et aéroportuaire.

Nos solutions sont déjà utilisées dans 11 pays et territoires, mais aussi en France par les trois grands, COLAS, EIFFAGE, VINCI, une multitude d’ingénieristes, ainsi que des administrations publiques.

VIAPIX Systems a reçu le Prix de l'Innovation au salon TRANS'RAIL (Station F) en Septembre 2023 🏆

Rejoignez-nous et intégrez une équipe dynamique et motivée !

Le poste

Ce stage vise à concevoir, développer et simuler une IP Block VHDL destinée à améliorer la performance et les fonctionnalités d'une chaîne d'acquisition vidéo. L'objectif principal est d'optimiser le processus d'acquisition vidéo en proposant une solution VHDL efficace et adaptable aux besoins spécifiques du système.

Tâches principales :

  • Analyse des besoins et spécifications : Comprendre les exigences du système d'acquisition vidéo existant et identifier les domaines nécessitant des améliorations.

  • Conception de l'IP Block VHDL : Concevoir une IP Block VHDL modulaire et efficace en tenant compte des contraintes de performance, de puissance et de ressources matérielles.

  • Développement de l'IP Block : Implémenter l'IP Block VHDL en utilisant les meilleures pratiques de conception et en assurant la compatibilité avec le système existant.

  • Simulation et validation : Effectuer des simulations exhaustives pour vérifier le bon fonctionnement de l'IP Block VHDL dans différentes conditions de fonctionnement. Valider les performances et la qualité de l'acquisition vidéo améliorée.

  • Documentation et rapport : Documenter le processus de conception, de développement et de validation de l'IP Block VHDL. Préparer un rapport détaillé présentant les résultats obtenus, les défis rencontrés et les recommandations pour l'intégration de l'IP Block dans la chaîne d'acquisition vidéo.

Ce stage offre une opportunité unique de participer à un projet innovant dans le domaine de l'acquisition vidéo et de développer des compétences avancées en conception VHDL.

Vous travaillerez en étroite collaboration avec une équipe d'ingénieurs expérimentés et aurez l'occasion d'acquérir une expérience pratique précieuse dans un environnement professionnel stimulant.

Profil recherché

Nous recherchons un(e) étudiant(e) de 4ème ou 5ème année en école d'Ingénieur.

Environnement : INTEL PSG(ALTERA), QUARTUS, MODELSIM, WINDOWS

Détails sur le poste
Lyon, France
Stage (6 mois)
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